Common-centroid-Layout

Als Common-centroid-Layout (dt. etwa ‚Layout mit gemeinsamen Schwerpunkt‘) wird ein Layout bezeichnet, in dem mehrere elektrische Elemente (Transistoren, Widerstände, Kondensatoren) in einer integrierten Schaltung so angeordnet werden, dass Störeinflüsse möglichst gering bleiben. Dazu werden die Elemente in mehrere identische Teile gleicher Größe aufgespalten und so angeordnet, dass der Flächenschwerpunkt der verschiedenen Elemente im gleichen Punkt (oder zumindest möglichst nahe beieinander) liegt. Werden 4 Elemente(gruppen) genutzt, spricht man auch von einem Quad-Layout.

Mit dieser Anordnung werden Störeinflüsse minimiert, indem solche Störungen (z. B. Temperaturgradienten, Dotierungsgradienten) zwischen den Elementen gemittelt werden und linear davon abhängige Parameter der Schaltung ausgeglichen werden.

Oft wird die Anordnung durch sog. dummy devices ohne elektrische Funktion umgeben, die für möglichst gleichmäßige Umgebungsbedingungen bei der Herstellung sorgen sollen. Da, insbesondere wenn mehr als 2 Elemente mit unterschiedlichen Größen so angeordnet werden sollen, nicht immer einfache Lösungen für die Anordnung möglich sind, müssen oftmals weitere Elemente ohne Funktion zugefügt werden, um zu einem ausreichend guten Ergebnis zu gelangen.

Andere Elementanordnungen mit ähnlichem Ziel sind: Finger-, Interdigitated-Finger- (dt. etwa ‚verflochtene Fingerstrukturen‘) oder Interdigitated Waffle-Anordnungen.

Literatur

R. Jacob Baker: CMOS: Circuit Design, Layout, and Simulation. 2. Auflage, Wiley & Sons, 2007, ISBN 0-470-22941-1.

Einzelnachweise

↑ J. Bastos, M. Steyaert, B. Graindourze, W. Sansen: Matching of MOS transistors with different layout styles. In: Proceedings of International Conference on Microelectronic Test Structures. 1996, S. 17–18, doi:10.1109/ICMTS.1996.535615.
↑ Koen Lampaert, Georges Gielen, Willy Sansen: Analog Layout Generation for Performance and Manufacturability. Springer US, Boston, MA 1999, ISBN 1-4757-4501-X, S. 43 ff.

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[1] J. Bastos, M. Steyaert, B. Graindourze, W. Sansen: Matching of MOS transistors with different layout styles. In: Proceedings of International Conference on Microelectronic Test Structures. 1996, S. 17–18, doi:10.1109/ICMTS.1996.535615.

[2] Koen Lampaert, Georges Gielen, Willy Sansen: Analog Layout Generation for Performance and Manufacturability. Springer US, Boston, MA 1999, ISBN 1-4757-4501-X, S. 43 ff.