Die Power-Architektur (ein Backronym für Performance optimized with enhanced RISC) ist eine Familie von Prozessoren der OpenPower Foundation. Sie wurde ursprünglich von IBM als Nachfolger der Großrechner- und Midrange-Prozessoren in Bipolar und CMOS-Bauweise entwickelt.

IBM wechselte mit dieser Prozessorarchitektur von 31- bzw. 32-Bit-Prozessoren auf 64-Bit-Adressierung. Diese Prozessoren wurden und werden in den IBM-Serverbaureihen AS/400, RS/6000, später iSeries, pSeries und Z Systems eingesetzt. iSeries und pSeries wurden durch die POWER-Prozessoren in der Hardware vereinheitlicht.

Z Systems besitzen einen CISC-Befehlssatz, der auf Power-Prozessoren durch Microcode aus dem Power-Befehlssatz (eigentlich ein RISC, Reduced Instruction Set Computer) nachgebildet wird. Dieses Vorgehen ist bei CPU-Herstellern nicht unüblich, auch x86-CISC-Prozessoren arbeiten intern RISC-artigen Microcode ab. Die Hardware-Basis für die Prozessoren in den Z Systems und IBM-Power-Prozessoren ist damit identisch.

Auch der Zweig der PowerPC-Prozessoren für Workstations wurde von der POWER-Plattform abgewandelt. Ab Generation POWER8 werden auch sogenannte Linux basierte OpenPOWER-Serversysteme gebaut, die jene Prozessoren enthalten.

Im Jahre 2019 wurde die Befehlssatzarchitektur, englisch Instruction Set Architecture (ISA), offengelegt. Sie beschreibt im Detail die vollständige RISC-Architektur der Power-ISA, sodass Unternehmen Power-Prozessoren entwickeln können, ohne dafür Lizenzen erwerben zu müssen. Seit Februar 2020 sind Prozessoren der Power-Architektur generell frei von Lizenzkosten, auch bei Produktion und Verkauf von Prozessoren. Dieser Schritt wird als Reaktion auf die ebenfalls Lizenzkosten-freie RISC-V-Architektur angesehen.

Mit der Power Architecture Platform Reference (PAPR) ist eine offene Hardwareplattform für die Power- und die PowerPC-Architektur definiert.

POWER

Aus der ursprünglichen Power-Familie wurde zunächst der Ein-Chip-Prozessor PowerPC 601 abgewandelt, welcher aus dem Zusammenschluss von Apple Computer, IBM und Motorola hervorging (AIM-Allianz). Die Power-Architektur fand schnell in den Bereichen der Workstation-Computer (Apple), in eingebetteten Systemen sowie in der Raumfahrt Verwendung.

POWER2

Aus dem 1993er Acht-Chip-Prozessor POWER2 wurde 1996 der POWER2 SC, der erste Power-Prozessor aus einem Chip, abgeleitet, und noch bis 1999 verkauft.

POWER3

1998 erschienen der POWER3 und der POWER3-II mit 64-Bit-CMOS6S2-Technologie, und 225 mm² (POWER3) bzw. 170 mm² (POWER3-II) Die-Fläche.

POWER4

Die IBM p690, genannt Regatta, realisierte erstmals auf einem Chip zwei CPU-Kerne (zunächst ab 2001 POWER4, 180 nm, 1,1–1,3 GHz), einen gemeinsamen L2-Cache und eine sehr schnelle Switch-Schnittstelle. Aber auch die Verbindungsschnittstellen dieser Chips waren neuartig. So wurden vier dieser Prozessorkerne auf einem gemeinsamen Multi-Chip-Modul (MCM) verbunden; IBM erreichte damit die extrem hohe Packungsdichte von acht CPUs auf einer Fläche von 90 cm². Die Regatta erreichte mit 32 POWER4+-CPUs (ab 2002: 130 nm, 1,2–1,9 GHz, 267 mm², 185 Mio. Transistoren) im März 2004 eine Spitzenleistung von über 1 Mio. Punkten im Datenbank-Benchmark tpm-C.

Aus dem POWER4 ging der von IBM entwickelte PowerPC 970 hervor, der von Apple als „G5“ bezeichnet wurde. Er gilt als Nachfolger des PowerPC 7400 „G4“, der von Motorola stammte.

Power5

Power5 130 nm 1,5; 1,65; 1,9 GHz Dual-Core-Prozessor, 389 mm², 276 Mio. Transistoren, mit Simultaneous Multithreading (SMT) und integriertem Speichercontroller. Cache: 64k2w-lru (Instruktionen) und 32k4w-lru (Daten). L2-Cache 1.92m10w-lru. in partitionierbaren pSeries und iSeries SMP-Servern von 1 bis 64 CPUs, 1 GB–2 TB Hauptspeicher und 5 – 240 PCI-X-Slots. Ein Multi-Chip-Module mit vier CPU-Chips (also acht Kernen) und vier 36 MB L3-Cache-Chips besteht aus 89 Metalllagen mit insgesamt 5370 I/O-Pins, von denen 2313 Signalpins sind und 3057 für die Energiezufuhr benötigt werden.

Power5 von 2004 ist die Weiterentwicklung von POWER4. Zusätzlich zur POWER4-Architektur befindet sich auf dem Chip das L3-Directory und der Memory-Controller, dazu kommt eine höhere Taktung. Power5 ist bis zu dreimal leistungsfähiger als POWER4. IBM behauptete, dass dieses für die damals beste Skalierbarkeit (linear bis 64 Wege) aller am Markt angebotenen Server sorgte. Als weitere einzigartige Funktionalität bietet die Power5-Architektur mit der Advanced Power Virtualization (APV) unter anderem die Möglichkeit, die physikalischen CPUs in virtuelle CPUs aufzuteilen, die dann wieder zwischen den verschiedenen logischen Partitionen (LPARs) im laufenden Betrieb dynamisch und automatisch verteilt werden. APV wird seit dem 21. Dezember 2008 unter dem Namen PowerVM verkauft.

Am 4. Oktober 2005 kündigte IBM den Power5+ 90 nm Dual-Core-Prozessor mit 1,5 oder 1,9 GHz an. Ab Mitte 2006 gab es Single- und Dual-Core-Power5+-Prozessoren mit bis zu 2,3 GHz.

Power6

Der Power6-Prozessor wurde ab 2007 im 65-nm-Verfahren gefertigt und hat eine Die-Fläche von 341 mm². Auf dieser Fläche sind über 790 Millionen Transistoren. Das meiste der Fläche wird vom 8 MiB fassenden L2-Cache belegt, wovon jedem Core die Hälfte, also 4 MiB, zugeteilt werden. Die Größe des L1-Caches ist 128 KiB, aufgeteilt in 64 KiB Daten- und 64 KiB Instruktionscache. Der externe L3-Cache in der Größe von 32 MiB ist mit einer Bandbreite von 80 GiB/s ansprechbar. Die Power6-Prozessoren sind mit 4,2; 4,7 und 5,0 GHz Taktfrequenz erhältlich.

IBM sieht diesen Prozessor im Bereich von Unternehmensdatenbanken (z. B. IBM System p und IBM System i) sowie Hochleistungsrechnern, wie sie im Flugzeugbau und bei Unfallsimulationen im Automobilbau benötigt werden.

Power7

Der Power7 ist 2010 auf den Markt gekommen und besteht aus bis zu acht Kernen, wovon jeder Kern parallel bis zu vier Threads ausführen kann. Die CPU wird in 45 nm gefertigt und die maximale Taktfrequenz liegt bei 4,1 GHz.

Aktuell ist die Power7+-CPU, welche in 32 nm gefertigt wird und nun einen Maximaltakt von 4,42 GHz erreicht.

Mit der POWER7-Familie wird die POWER ISA v2.0 Erweiterung des Befehlssatzes realisiert.

OpenPOWER Foundation

IBM gründet 2013 die OpenPOWER Foundation, um den Verkauf der POWER-Prozessoren an andere Systemhersteller zu ermöglichen. Entsprechende Dokumentationen sind bei IBM erhältlich. Während POWER-Maschinen zunächst nur unter den Betriebssystemen AIX und OS/400 von IBM liefen, unterstützt IBM auf den OpenPOWER-Maschinen offiziell Linux als Betriebssystem. Entsprechende Distributionen werden von SUSE, Red Hat, Debian und Ubuntu herausgegeben, Herstellerunabhängigkeit ist damit auch beim Betriebssystem und den Anwendungen gegeben.

Die OpenPOWER Foundation legt die Spezifikationen für Prozessoren und OpenPOWER-Systeme offen. IBM hat angekündigt, dass in Zukunft POWER-Prozessoren zunächst in einer OpenPOWER-Variante für Linux-Betriebssysteme erscheinen, bevor man entsprechende Prozessoren für die eigenen Baureihen System i und System p (für AIX) herausbringe. Dies unterstreicht die Bedeutung des OpenPOWER-Ansatzes für IBM:

POWER8

Auf der Hot-Chips-25-Konferenz im Jahr 2013 hat IBM die Power8-CPU mit 12 Kernen vorgestellt. Jeder der 12 Kerne, welche auf je 512 KB L2-Cache und gesamt auf 96 MB L3-Cache und 128 MB L4-Cache zugreifen können, ist in der Lage mittels Simultaneous Multithreading bis zu 8 Threads gleichzeitig auszuführen. Power8 wird im 22-nm-Verfahren hergestellt, die 12-Kern-Version hat eine Die-Fläche von 650 mm² und über 4,2 Milliarden Transistoren. Über einen mit 32 Kanälen angebundenen Speicherkontroller können bis zu 1 TByte DDR3-1600-RAM angebunden werden. Die CPU-Takfrequenz reicht, je nach Konfiguration, von 3,02 bis 4,15 GHz.

Die Power8-Prozessoren sind mit mehreren Hochleistungsverbindungen ausgerüstet:

• NVLink 1.0: hier können bis zu 4 Rechenbeschleunigermodule Nvidia Tesla – Pascal P100 integriert werden
• CAPI 1.0
• PCI Express 3.0

POWER9

Die Power9-Familie von IBM besteht aus mehreren Prozessormodulen hergestellt in einem 14 nm FinFET-Prozess von Globalfoundries mit 8 Mrd. Transistoren auf 695 mm² Fläche. Sie wurden auf der Hot-Chips-Konferenz im August 2016 angekündigt, die ersten Systeme wurden im Dezember 2017 für die im Aufbau befindlichen Supercomputer Summit am Oak Ridge National Laboratory und Sierra am Lawrence Livermore National Laboratory (LLNL) geliefert., im Juni 2018 ist auch ein Cluster mit IBM AC922-Systemen innerhalb des MareNostrum 4 Systems in Barcelona in Betrieb.

In den POWER9-Prozessoren wird die Erweiterung des Befehlssatzes POWER ISA v3.0 realisiert:

• 128-bit Quad-Precision-Floating-Point und -Integer Operationen
• 16-bit Floating-Point Konvertierungen
• AltiVec-3 SIMD-Instruktionen

Chipvarianten für 1–2-Prozessoren-Systeme (genannt "Scale-Out", Codename Nimbus) sowie NUMA-Maschinen ("Scale-Up", Codename Centaur) gibt es entweder mit bis zu 12 Kernen / 8-fachem Simultaneous Multithreading (SMT) oder bis zu 24 Kernen / 4-fachem SMT. Die Varianten mit 8-fach-Multithreading sollen den IBM-eigenen Power-VM-Plattformen (System i und p) vorbehalten bleiben.

Nimbus und Centaur unterscheiden sich in Hauptspeicherausbau und Anbindung:

• Scale-Out: 8 Kanäle mit jeweils bis zu 2 Modulen (16 Module, 4 TB/Sockel), zusammen 120 GByte/s Bandbreite
• Scale-Up: 8 Kanäle mit jeweils bis zu 4 Modulen (32 Module, 8 TB/Sockel), zusammen 230 GByte/s Bandbreite

Jeder Kern verfügt über je 32 KByte Daten- u. Instruktions-1st-Level-Cache, 512 KByte 2nd-Level Cache und 120 MB für alle Kerne gemeinsamen 3rd-Level-Cache. Die Taktfrequenzen sind zunächst mit 2,0 bis 2,6 GHz ausgewiesen und fallen damit deutlich geringer aus als bei der POWER8-Generation.

Power9-Prozessoren unterstützen mehrere Hochleistungsverbindungen:

• auf dem Chip ist ein Hochleistungsswitch mit 7 TB/sec Bandbreite integriert, der Kerne, L3-Cache und Peripherie verbindet
• PCI-Express 4.0 mit 48 Lanes und 192 GB/sec Bandbreite. Version 4.0 ist erstmals in der POWER9-CPU realisiert
  • CAPI 2.0 über PCIe 4.0
• bis zu 48 optische Verbindungen (XBus) mit 25 GB/sec Bandbreite, in Summe 300 GB/sec
  • NVLink 2.0 über 25 G/s für den Anschluss von Nvidia-Rechenbeschleuniger.
  • OpenCAPI 3.0 über 25 G/s, gedacht für die Anbindung weiterer Beschleuniger-Chips

• Beschleuniger für GZIP, AES und Zufallszahlen sind auf dem Chip verbaut und in der POWER ISA 3.0 enthalten.
• Über die integrierten NVLink 2.0-Schnittstellen können bis zu 4 (IBM AC922) oder 6 (IBM S922LC) Nvidia Tesla – Rechenbeschleuniger (Volta Generation – V100) in ein 2-Sockelsystem integriert werden.

POWER10

Auf der Hot-Chips-Konferenz HC32 2020 kündigte IBM Systeme mit Power10 für das zweite Halbjahr 2021 an. Die Prozessoren sollen in 7-nm-Strukturen hergestellt werden und der Power ISA v3.1 entsprechen, die im Rahmen von OpenPOWER offengelegt wird.

Einzelnachweise

Weblinks

• Timo Schöler: Nahaufnahme: IBM Power. (PDF, 404 KByte), Entwicklungen von IBMs Power-CPUs der letzten Jahre im Überblick, detaillierte Darstellung der in der Power5(+)-CPU genutzten Technologien (2005)