Eine Prozessorarchitektur beschreibt den Aufbau von Prozessoren bzw. Prozessorkernen.

Prozessorarchitekturen unterscheiden sich in Art und Umfang der folgenden Einheiten, die zusammen eine elektronische Schaltung zu einem Prozessor bzw. Prozessorkern ergeben:

  • ein Registersatz zum Speichern temporärer Anwendungsdaten (Akkumulator und andere General-Purpose-Register) und zur Darstellung des Verarbeitungs-Kontextes (Flag-Register, Stapelzeiger, Segmentregister und so weiter)
  • Arithmetisch-logische Einheit (ALU) zur arithmetischen und logischen Verarbeitung von Registerinhalten
  • Interner Daten-, Adress- und Steuerbus. Diese sind von ihren externen Pendants zu unterscheiden.
  • ein Steuerwerk, das innerhalb der Befehlsausführung im Prozessortakt Tore innerhalb der internen Busse öffnet und schließt und so den Datenfluss zwischen Registern, der ALU und den externen Bussen steuert

Beispiele für Prozessorarchitekturen sind AMD64, ARM und MIPS. Sie gehören zu den Mikroprozessor-Architekturen.

Die populäre x86-Architektur kann aufgrund ihrer bis in die 1970er Jahre zurückreichenden Geschichte nicht mehr sinnvoll als Prozessorarchitektur bezeichnet werden. Diese ist eher eine Rechnerarchitektur: Ein in 8086-Assembler geübter Anwendungsprogrammierer kommt ohne Weiteres auch mit der Intel64-Architektur zurecht. Im Aufbau gibt es allerdings keine Gemeinsamkeiten mehr, die über die Disposition der Register hinausgeht.

Innerhalb einer Architektur kann es Prozessoren mit mehreren Kernen geben. Sogar ein gemischter Aufbau mit mehreren Kernen unterschiedlicher Architektur in einem Prozessor ist möglich, z. B. IBMs Cell-Prozessor als Kombination von PowerPC und SPEs.

Während in modernen PCs oder Servern als Hauptprozessor nur noch Prozessoren mit 32 oder 64 Bit Verarbeitungsbreite genutzt werden, sind Spezialprozessoren für sehr unterschiedliche Aufgaben im Einsatz, z. B. Mikrocontroller, Signalprozessoren, Grafikkarten oder Buscontroller.

Im Gegensatz zu praktisch allen zuvor genannten Prozessoren, die taktgesteuert sind, gibt es auch ungetaktete, asynchrone Prozessoren. Da sie ohne Taktung auskommen, weisen asynchrone Prozessoren eine bessere elektromagnetische Verträglichkeit auf und verbrauchen während Prozesspausen kaum Strom. Theoretisch passt sich ihre Leistung den elektrophysikalischen Möglichkeiten und der softwarelogischen Bedarfssituation an. Allerdings gibt es für asynchrone digitale Schaltungen weit weniger ausgereifte Entwicklungstechniken, weshalb dieser Ansatz selten verfolgt wird.

Siehe auch

Einzelnachweise

  1. ↑ Yosuke Kuno, Kenichi Nii, Saneyasu Yamaguchi: A Study on Performance of Processes in Migrating Virtual Machines. In: 2011 Tenth International Symposium on Autonomous Decentralized Systems. März 2011, S. 567–572, doi:10.1109/ISADS.2011.79 (ieee.org [abgerufen am 12. August 2023]).
  2. ↑ M. Shute: Computer architecture: a quantitative approach. In: Microelectronics Journal. Band 24, Nr. 1-2, Januar 1993, S. 157–158, doi:10.1016/0026-2692(93)90111-Q (elsevier.com [abgerufen am 12. August 2023]).
  3. ↑ Sudeep Pasricha, Nikil Dutt: Chapter 13 - Emerging On-Chip Interconnect Technologies. In: On-Chip Communication Architectures (= Systems on Silicon). Morgan Kaufmann, Burlington 1. Januar 2008, S. 473–507, doi:10.1016/b978-0-12-373892-9.00013-x (sciencedirect.com [abgerufen am 12. August 2023]).
  4. 1 2 3 Patterson, Hennessy: The Open Channel. In: Computer. Band 18, Nr. 11, November 1985, ISSN 0018-9162, S. 142–143, doi:10.1109/MC.1985.1662752 (ieee.org [abgerufen am 12. August 2023]).
  5. ↑ M.J. Flynn: Very high-speed computing systems. In: Proceedings of the IEEE. Band 54, Nr. 12, 1966, ISSN 0018-9219, S. 1901–1909, doi:10.1109/PROC.1966.5273 (ieee.org [abgerufen am 12. August 2023]).
  6. ↑ Dirk Vogt, Cristiano Giuffrida, Herbert Bos, Andrew S. Tanenbaum: Techniques for efficient in-memory checkpointing. In: ACM SIGOPS Operating Systems Review. Band 48, Nr. 1, 15. Mai 2014, ISSN 0163-5980, S. 21–25, doi:10.1145/2626401.2626406 (acm.org [abgerufen am 12. August 2023]).
  7. ↑ H.P. Hofstee: Power Efficient Processor Architecture and The Cell Processor. IEEE, 2005, ISBN 978-0-7695-2275-3, S. 258–262, doi:10.1109/HPCA.2005.26 (ieee.org [abgerufen am 12. August 2023]).
  8. ↑ Indar Sugiarto, Gengting Liu, Simon Davidson, Luis A. Plana, Steve B. Furber: High performance computing on SpiNNaker neuromorphic platform: A case study for energy efficient image processing. IEEE, 2016, ISBN 978-1-5090-5252-3, S. 1–8, doi:10.1109/PCCC.2016.7820645 (ieee.org [abgerufen am 12. August 2023]).
This article is issued from Wikipedia. The text is licensed under Creative Commons - Attribution - Sharealike. Additional terms may apply for the media files.