Der Wafer-Test ist eine Funktionsprüfung im Fertigungsablauf der Halbleitertechnik bei der Produktion von Halbleiterbauteilen wie integrierten Schaltungen.

Beschreibung

Er wird an dem noch nicht zerteilten Wafer durchgeführt, um fehlerhafte Schaltungen frühzeitig zu erkennen. Dafür wird der Wafer in ein Testgerät, dem Wafer-Prober, eingelegt, in dem Kontaktnadeln eine Verbindung zu den Test-Pads der einzelnen Schaltung herstellen. Fehlerhafte Schaltungen werden klassifiziert und je nach Fehlergrund durch Zahlen repräsentiert. (Sogenanntes Binning) Die fehlerhaften Schaltungen werden farblich dargestellt auf einer Wafermap markiert und nach dem Trennen des Wafers aussortiert.

Die Schwierigkeit beim Wafertest ist das Kontaktieren der Schaltungen mit kleinen Kontakten in Nadelform. Dafür benötigt das automatische Testsystem (Automatic Test Equipment) viele Kontaktnadeln, die auf einer Nadelkarte angeordnet sind.

Um dies zu realisieren, können feine Starrnadeladapter eingesetzt werden, bei welchen die Starrnadeln von der gewünschten Kontaktierposition auf einen Federstift ausgelenkt werden, welcher dann das Messsignal an die Elektronik weiterleitet. Mit den heutigen Starrnadeladaptern können 60 bis 70 µm große Testflächen mit einem Abstand von 150 µm kontaktiert werden. Werden die Federstifte in einem 0,6-mm-Raster angeordnet, können so 280 Testpunkte auf einem Quadratzentimeter kontaktiert werden.

Ein neuer Trend ist das Ersetzen der Kontaktnadeln durch miniaturisierte Federn (engl.: micro springs) oder MEMS, also durch Fotolithografie-Verfahren, Dünnschichtverfahren und Ätzen hergestellte Strukturen. Damit sind Kontaktabstände von unter 40 µm möglich. Bausteine mit mehreren Mikro-Federn können ähnlich wie integrierte Schaltkreise auf einer Grundplatte montiert werden.

Literatur

  • Fundamentals of Digital Semiconductor Testing (Version 4.0) by Guy A. Perry (Spiral-bound – Mar 1, 2003). ISBN 978-0965879705
  • Principles of Semiconductor Network Testing (Test & Measurement) (Hardcover)by Amir Afshar, 1995, ISBN 978-0-7506-9472-8
  • Power-Constrained Testing of VLSI Circuits. A Guide to the IEEE 1149.4 Test Standard (Frontiers in Electronic Testing) by Nicola Nicolici and Bashir M. Al-Hashimi (Kindle Edition – Feb 28, 2003), ISBN 978-0-306-48731-6
  • Semiconductor Memories: Technology, Testing, and Reliability by Ashok K. Sharma (Hardcover – Sep 9, 2002), ISBN 978-0780310001

Einzelnachweise

  1. ↑ Michael Orshansky, Sani Nassif, Duane Boning: Design for Manufacturability and Statistical Design: A Constructive Approach. Springer Science & Business Media, 2007, ISBN 978-0-387-69011-7 (google.de [abgerufen am 10. November 2018]).
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